實際設計時面臨的問題、考慮的因素比這里列出的多得多。羅馬不是一天建成的，所以需要日積月累的。
異常情況的思考
1、 電流倒灌
集成電路的典型模型如下：
1、 D1在大多數CMOS集成電路中起著防靜電功能.同時輔助起著輸入端限幅作用。但是在ABT,LVT,LVC和AHC/AHCT類集成電路中無此二極管。
2、D2是半導體集成所產生的寄生二極管(存在于所有數字集成電路),其輔助功能為對線路反射的下沖信號進行限幅，提供一些放電保護功能。
3、D3用于保護CMOS電路在放電時的干擾。在大多數雙極性器件中也存在此二極管，但為寄生二極管。在集電極開路和三態輸出的雙極性器件中無此二極管。
4、D4在所有集成電路中均存在此二極管。它是器件的集電極或漏極的二極管。在雙極性器件中還附加了一個肖特基二極管對線路反射的下沖信號進行限幅。在CMOS電路中附加了二極管以增加防靜電功能。
電流倒灌產生的原因：
當使用CMOS型器件作為接口芯片在如下圖所示的電路中使用時，如果Vcc2斷電，Vcc1繼續供給G1，G1的高電平輸出電流將通過D1向Vcc2上的電容充電（該充電電流將使D1迅速過載并使其損壞。CMOS器件中D1只能承受20mA的電流）并在Vcc2上建立一電壓，該電壓使使用Vcc2供電的其它電路工作不正常，特別使可編程器件。
解決措施：
如圖（a）：在信號線上加一個幾歐姆的限流電阻，可防止過流損壞二極管D1，但不能解決灌流在Vcc上建立電壓；
如圖（b）：在信號線上加二極管D3及上拉電阻R，D3用于阻斷灌流通路，R解決前級輸出高電平時使G1的輸入保持高電平。此方法即可解決灌流損壞二極管D1的問題，又可解決灌流在Vcc上建立電壓。缺點是二極管D3的加入降低了G1的低電平噪聲容限；
如圖（c）：在G1的電源上增加二極管D7。缺點是前級輸出高電平時，G1通過D1獲得電壓并從輸出高電平給后級電路。同時降低了G1的供電電壓，使其在正常使用時高電平輸出電壓降低。
最有效的解決方法是使用雙極型的器件（如LS器件，ABT器件）作為接口，由于雙極型器件沒有保護二極管D1存在，故不存在上述灌流通路。需要注意的是這時接口的輸入、輸出信號線上不能加上拉電阻（雙極型器件輸入懸空當高電平對待）。
2、 熱插拔設計
Ø熱插拔對電源的影響
電路板上電或熱插拔時會從電源拉出很大的啟動電流并導致電源電壓的波動，此現象控制不當將影響系統中其它電路的正常使用，甚至導致整個系統的損壞。
熱插拔電路的最低要求是提供浪涌電流限制，防止在大的容性負載加電時整個系統損壞。限流功能還有助于減小供電電源的尺寸，并防止在連接器接觸時產生電弧。其它熱插拔特性還包括：低等效串聯電阻、斷路器、狀態指示、雙插入點檢測和電源就緒指示。
目前我公司的產品除個別處理機對電源采取上電限流措施外，其余電路板使用PTC對負載過流進行限制，但沒有上電限流措施。
最簡單的限流元件是保險絲，它可以單獨使用或與其它保護元件配合使用，由于保險絲可以有效地防止過流的沖擊，它們在系統中既是必須的(如UL 標準的規定)，也是系統遇到災難性故障時的最終防線。標準保險絲的主要缺陷是只能一次性使用，另外一種可替代的小型器件是多重保險絲，這種保險絲的物理尺寸可以根據流過其自身電流所產生的熱量而膨脹或縮短，多重保險絲的工作電壓范圍受溫度的限制，但它能夠自復位，這是相對于標準保險絲的最大優點。
普通熱插拔電路由電容、齊納管和FET 構成，如下圖所示。通過對連接在Q1 柵、源極之間的電容C1 充電達到限制浪涌電流的目的。如果上電期間C1 放電，Q1 的柵極與源極相當于短路，Q1 將維持開路。C1 充電時，Vgs增大，Q1 緩慢開啟。C1 的大小和Q1 的Vgs指標確定了Q1 的開啟時間和負載電容C2 的充電時間。齊納管ZD1 用于防止柵-源電壓超出其最大額定值。
Ø接口IC的熱插拔
電路板上電或熱插拔時如果處理不當，會通過信號線對系統中的其它電路板的正常使用造成影響，也可能造成接口IC的軟損傷或硬損壞。所以在系統及電路板設計時應盡量滿足以下要求：
電路板在熱插拔時必須保證地端子首先連接，這是電路板正常工作的基礎。在多電源系統，特別是有負電源同時使用的系統中，如果熱插拔時不能保證電路板的地端子首先連接，則應盡量不在電路板的負電源上使用大容量的電容，因為在此情況下可能使電路板的地電位偏離到負電位，使接口IC的輸入、輸出管腳對地電壓超過其耐受范圍，造成接口IC管腳的損壞。
1、使用輸入或輸出端不帶對電源保護二極管的IC；
2、使用具有上電三態功能的IC。
正確的電路板上電次序應為：
首先連接電路板的地；
其次連接電路板的電源；
連接電路板的復位端子；
最后連接電路板的信號端子；
3、 過流保護
過流保護技術在電源設計中使用較普遍，在電路板設計中可以借鑒。由于器件工作不正?；蚬收蠐p壞等原因可能造成電路板電源過流，對此如果不加以限制可能給系統帶來災難性后果。
在電路板的電源入口處串聯小阻值的PTC元件可對電源進行有效保護，當電路板產生過流時，流過PTC的電流增大，使PTC溫度升高，同時其阻值增大，限制電流的進一步增加，使進入電路板內的電流限制在一個較小的范圍內，對電路板可有效起到保護作用，同時不至于影響其它電路板的正常工作。使用PTC的另一個優點是可重復性，當過流條件不存在后，PTC的溫度下降，阻值回到常態，不影響其正常使用。
選擇PTC時需要注意其耐壓、不動作電流及靜態電阻和動作時間。
案例：我們OC的輸出，控制電磁閥。電磁閥一端接12V，一端接OC輸出。但是在安裝過程中，時常出現：由于施工不小心，OC直接與12V短路，導致三極管、或者MOS管，直接失效，導致現場大量三極管燒毀。
經過優化，可以通過下面電路，預防過流，導致三極管損毀。
高速信號設計的思考
4、信號完整性
電信號（電流、電壓信號）在沿導線傳輸的過程中，由于分布電感、電容和電阻的存在，導線上各點的電信號并不能馬上建立，而是有一定的滯后，離信號源越遠，電壓波和電流波到達的時間越晚。當導線的阻抗有變化（如背板線與電路板內的信號線、接插件等）或負載阻抗與線路阻抗不匹配時，將對電信號產生反射和折射。
如下圖所示，由于反射波的存在，始端輸入信號并不是理想的階躍電壓，而是具有一定前沿時間的脈沖信號。
上圖中信號的寬度大于信號的傳輸延遲（36nS），若信號寬度小于信號的傳輸延遲，信號將不能傳輸到終點，系統將失控。
最大匹配線長度計算：
方法1：
定義：信號在傳輸線上的反射波的振蕩過程如果在芯片的傳輸延遲時間內，反射波將不影響芯片的工作，將信號在傳輸時間內所傳播的距離稱作最大匹配線長度，當傳輸線超過匹配長度時，稱為長線傳輸，此時需要考慮采取措施抑制反射波干擾。
lmax的長度表示為：
式中：tPD――數字電路的傳輸延遲時間（ns）
V――電磁波速度，（1.4~2）×108m/s
K――經驗常數，取k＝4～5
例如，取k＝4，v＝2×108m/s，求得下面幾組最大匹配線長度：
對于TTL系列電路而言，其動作時間為5～10ns，CMOS系列電路的動作時間為25～50ns，HC系列電路的動作時間與TTL系列相仿。系統中往往是多種系列器件混合使用，故應以TTL系列器件對應的lmax為準。所以傳輸線長度lmax可取25cm。也就是說，當傳輸線長度超過25cm時，應采取抑制反射波干擾措施。
方法2：
定義：如果信號在傳輸線上往返一次的時間比信號的上升時間短，則認為該傳輸線不匹配也不會對信號產生影響。
如下圖所示，就同一條線路而言，具有不同上升時間（下降時間）的數字電路驅動相同的負載（3英寸長的無匹配信號線，負載電容15pF），其輸出信號的波形大不相同。上一個波形表示1986年生產的驅動器的（上升/下降時間為5ns）輸出波形，波形很好，可以使用；下一個波形表示1996年生產的驅動器（上升/下降時間為1/2ns）的輸出波形，波形很差，不能使用。
《High Speed Digital Design》一書中推薦的最大傳輸線計算公式如下
lmax=（V×tr/6）×10－9（m）
式中：V：電磁波傳播速度（3×108m/s）；
tr：信號上升時間，即從10％上升到90％的時間（ns）；
注：該計算公式與數字電路的傳輸延遲時間無關。并且將信號在傳輸線上往返一次的時間限制在信號上升時間的1/3內。
例如：設一器件的tr為10ns,則當其驅動的信號線長度大于50cm時就需要當長線傳輸來對待；而對一個tr為1ns的器件,則當其驅動的信號線長度大于5cm時就需要當長線傳輸來對待。
需要注意的是：兩種長線的計算方式都與信號的頻率無關
信號在傳輸線上的反射情況分析：
根據電壓反射系數的定義有
Fv＝（Z2－Z1）/（Z2＋Z1）
當傳輸線特性阻抗Z1與負載阻抗Z2相等（匹配）時，電壓反射系數為零，即此時不會發生反射；
當Z2＜Z1時，電壓反射系數為負值，即反射電壓為負，隨著反射的進行，電壓迅速達到平衡狀態。特殊情況Z2＝0，反射系數Fv＝－1，電壓反射一次后終端電壓即達到零狀態。由此可見，降低負載電阻由助于消弱反射干擾；
當Z2＞Z1時，電壓反射系數為正值，即反射電壓為正。特殊情況Z2＝∞，即負載處于開路，反射系數Fv＝1，這樣，反射過程將是一個持續的振蕩過程。由此可見，當負載電阻很大時，對抑制反射干擾十分不利。
CMOS系列或HC系列器件的輸入阻抗很高，在使用中除容易引起靜電干擾外，還容易傳輸反射波干擾，因此在長線傳輸使用時需要注意采取相應措施如輸入引腳對電源或地接入負載電阻以降低輸入阻抗；或者直接采用長線驅動型器件。
常用的抑制或削弱反射波干擾的方法有：
1、阻抗匹配：
根據反射理論，當傳輸線的特性阻抗與負載電阻相等時，反射將不會發生。
即阻抗不匹配是造成信號在傳輸線上反射的原因。實際的電路實現中阻抗不匹配是絕對的，而匹配是相對的。
引起阻抗不匹配的原因有多種，由驅動源、傳輸線和負載的阻抗不同可引起阻抗不匹配、傳輸線的不連續，例如導通孔、短截線也可引起阻抗不匹配；另外由于返回路徑上局部電感、電容的變化、返回路徑不連續也會導致阻抗不連續。其中，由驅動源、傳輸線和負載的阻抗不同引起的阻抗不匹配是最主要的原因。
阻抗匹配方法有以下幾種：
2、采用輸入/輸出驅動器
如下圖所示，當A點為低電平時，反射波從B向A傳輸。由于此時驅動器的輸出阻抗幾乎為零，反射信號一到達該輸出端就有相當部分被吸收掉，只剩下部分信號繼續反射。也就時說，由于反射信號遇到的時低阻抗，它的反射能力大大減弱。當A點為高電平時，發送器的輸出阻抗很大，可視為開路，為了降低接收器的輸入阻抗，接入一個負載電阻，這樣就大大削弱了反射波的干擾。
3、降低輸入阻抗
如下圖所示，當驅動器輸出低電平時，A點對地阻抗很低；當驅動器輸出高電平時，B點對地阻抗也很低。由此可見，無論是輸出高電平還是低電平，反射波都將很快衰減。
4、采用光電耦合
除可有效抑制反射波干擾外，還實現了信號地隔離。
5、采用差分傳輸技術
使用差分信號進行長線傳輸有一個很重要的原因是噪聲以共模的方式在一對差分線上耦合出現，并在接收器中相減從而可消除噪聲。
常用的差分傳輸技術有ECL、PECL、LVDS及GLVDS.
ECL和PECL技術的信號擺幅依賴于供電電壓，ECL要求負的供電電壓，PECL使用正的供電電壓。
GLVDS是一種發展中的尚未確定的新技術，使用500mV的供電電壓可提供250mV 的信號擺幅。
LVDS物理接口使用1.2V偏置提供400mV擺幅的信號，其驅動器和接收器不依賴于特定的供電電壓。LVDS驅動器由一個驅動差分線對的電流源組成，通常電流為3.5mA，接收器具有很高的輸入阻抗，因此驅動器輸出的電流大部分都流過100Ω的匹配電阻，并在接收器的輸入端產生大約350mA 的電壓。當驅動器翻轉時，它改變流經電阻的電流方向，因此產生有效的邏輯″1″和邏輯″0″狀態。低擺幅驅動信號實現了高速操作并減小了功率消耗，差分信號提供了適當噪聲邊緣和功率消耗大幅減少的低壓擺幅。終端電阻100Ω，不僅終止了環流信號，同時防止信號在終端發生反射。如下圖所示：
差分傳輸方式的終端匹配方法比較：
如下圖所示的兩種差分傳輸方式的終端方法，第一種方法采用單電阻終端，第二種方法采用雙電阻終端。
第一種方法對差模信號進行匹配，但不對共模信號匹配。在共模干擾比較理想的情況（干擾信號同時到達A、B線，并且幅度相同）下可以很好的工作，但由于布線等原因造成A、B傳輸線受干擾情況不完全一致時，干擾信號會在傳輸線上來回反射，特別是在傳輸時鐘信號，并且傳輸線延時等于1/4時鐘周期時，干擾信號可能在線路上來會反射形成自激。
第二種方法對每條傳輸線單獨進行匹配，該方法對共模信號和差模信號同時匹配，故不會在傳輸線上產生反射。
5、電源完整性
1.為什么要重視電源噪聲問題
芯片內部有成千上萬個晶體管，這些晶體管組成內部的門電路、組合邏輯、寄存器、計數器、延遲線、狀態機、以及其他邏輯功能。隨著芯片的集成度越來越高，內部晶體管數量越來越大。芯片的外部引腳數量有限，為每一個晶體管提供單獨的供電引腳是不現實的。芯片的外部電源引腳提供給內部晶體管一個公共的供電節點，因此內部晶體管狀態的轉換必然引起電源噪聲在芯片內部的傳遞。
對內部各個晶體管的操作通常由內核時鐘或片內外設時鐘同步，但是由于內部延時的差別，各個晶體管的狀態轉換不可能是嚴格同步的，當某些晶體管已經完成了狀態轉換，另一些晶體管可能仍處于轉換過程中。芯片內部處于高電平的門電路會把電源噪聲傳遞到其他門電路的輸入部分。如果接受電源噪聲的門電路此時處于電平轉換的不定態區域，那么電源噪聲可能會被放大，并在門電路的輸出端產生矩形脈沖干擾，進而引起電路的邏輯錯誤。芯片外部電源引腳處的噪聲通過內部門電路的傳播，還可能會觸發內部寄存器產生狀態轉換。
除了對芯片本身工作狀態產生影響外，電源噪聲還會對其他部分產生影響。比如電源噪聲會影響晶振、PLL、DLL的抖動特性，AD轉換電路的轉換精度等。解釋這些問題需要非常長的篇幅，本文不做進一步介紹，我會在后續文章中詳細講解。
由于最終產品工作溫度的變化以及生產過程中產生的不一致性，如果是由于電源系統產生的問題，電路將非常難調試，因此最好在電路設計之初就遵循某種成熟的設計規則，使電源系統更加穩健。
2.電源系統噪聲余量分析
絕大多數芯片都會給出一個正常工作的電壓范圍，這個值通常是±5%。例如：對于3.3V電壓，為滿足芯片正常工作，供電電壓在3.13V到3.47V之間，或3.3V±165mV。對于1.2V電壓，為滿足芯片正常工作，供電電壓在1.14V到1.26V之間，或1.2V±60mV。這些限制可以在芯片datasheet中的recommended operating conditions部分查到。這些限制要考慮兩個部分，第一是穩壓芯片的直流輸出誤差，第二是電源噪聲的峰值幅度。老式的穩壓芯片的輸出電壓精度通常是±2.5%，因此電源噪聲的峰值幅度不應超過±2.5%。當然隨著芯片工藝的提高，現代的穩壓芯片直流精度更高，可能會達到±1%以下，TI公司的開關電源芯片TPS54310精度可達±1%，線性穩壓源AMS1117可達±0.2%。但是要記住，達到這樣的精度是有條件的，包括負載情況，工作溫度等限制。因此可靠的設計還是以±2.5%這個值更把握些。如果你能確保所用的芯片安裝到電路板上后能達到更高的穩壓精度，那么你可以為你的這款設計單獨進行噪聲余量計算。本文著重電源部分設計的原理說明，電源噪聲余量將使用±2.5%這個值。
電源噪聲余量計算非常簡單，方法如下：
比如芯片正常工作電壓范圍為3.13V到3.47V之間，穩壓芯片標稱輸出3.3V。安裝到電路板上后，穩壓芯片輸出3.36V。那么容許電壓變化范圍為3.47-3.36=0.11V=110mV。穩壓芯片輸出精度±1%，即±3.363*1%=±33.6 mV。電源噪聲余量為110-33.6=76.4 mV。
計算很簡單，但是要注意四個問題：
第一，穩壓芯片輸出電壓能精確的定在3.3V么？外圍器件如電阻電容電感的參數也不是精確的，這對穩壓芯片的輸出電壓有影響，所以這里用了3.36V這個值。在安裝到電路板上之前，你不可能預測到準確的輸出電壓值。
第二，工作環境是否符合穩壓芯片手冊上的推薦環境？器件老化后參數還會和芯片手冊上的一致么？
第三，負載情況怎樣？這對穩壓芯片的輸出電壓也有影響。
第四，電源噪聲最終會影響到信號質量。而信號上的噪聲來源不僅僅是電源噪聲，反射串擾等信號完整性問題也會在信號上疊加噪聲，不能把所有噪聲余量都分配給電源系統。所以，在設計電源噪聲余量的時候要留有余地。
另一個重要問題是：不同電壓等級，對電源噪聲余量要求不一樣，按±2.5%計算的話，1.2V電壓等級的噪聲余量只有30mV。這是一個很苛刻的限制，設計的時候要謹慎些。模擬電路對電源的要求更高。電源噪聲影響時鐘系統，可能會引起時序匹配問題。因此必須重視電源噪聲問題。
3.電源系統的噪聲來源有三個方面：
第一，穩壓電源芯片本身的輸出并不是恒定的，會有一定的波紋。這是由穩壓芯片自身決定的，一旦選好了穩壓電源芯片，對這部分噪聲我們只能接受，無法控制。
第二，穩壓電源無法實時響應負載對于電流需求的快速變化。穩壓電源芯片通過感知其輸出電壓的變化，調整其輸出電流，從而把輸出電壓調整回額定輸出值。多數常用的穩壓源調整電壓的時間在毫秒到微秒量級。因此，對于負載電流變化頻率在直流到幾百KHz之間時，穩壓源可以很好的做出調整，保持輸出電壓的穩定。當負載瞬態電流變化頻率超出這一范圍時，穩壓源的電壓輸出會出現跌落，從而產生電源噪聲?，F在，微處理器的內核及外設的時鐘頻率已經超過了600兆赫茲，內部晶體管電平轉換時間下降到800皮秒以下。這要求電源分配系統必須在直流到1GHz范圍內都能快速響應負載電流的變化，但現有穩壓電源芯片不可能滿足這一苛刻要求。我們只能用其他方法補償穩壓源這一不足，這涉及到后面要講的電源去耦。
第三，負載瞬態電流在電源路徑阻抗和地路徑阻抗上產生的壓降。PCB板上任何電氣路徑不可避免的會存在阻抗，不論是完整的電源平面還是電源引線。對于多層板，通常提供一個完整的電源平面和地平面，穩壓電源輸出首先接入電源平面，供電電流流經電源平面，到達負載電源引腳。地路徑和電源路徑類似，只不過電流路徑變成了地平面。完整平面的阻抗很低，但確實存在。如果不使用平面而使用引線，那么路徑上的阻抗會更高。另外，引腳及焊盤本身也會有寄生電感存在，瞬態電流流經此路徑必然產生壓降，因此負載芯片電源引腳處的電壓會隨著瞬態電流的變化而波動，這就是阻抗產生的電源噪聲。在電源路徑表現為負載芯片電源引腳處的電壓軌道塌陷，在地路徑表現為負載芯片地引腳處的電位和參考地電位不同（注意，這和地彈不同，地彈是指芯片內部參考地電位相對于板級參考地電位的跳變）。
尖峰電流的抑制方法：
1、在電路板布線上采取措施，使信號線的雜散電容降到最??；
2、另一種方法是設法降低供電電源的內阻，使尖峰電流不至于引起過大的電源電壓波動；
n通常的作法是使用去耦電容來濾波，一般是在電路板的電源入口處放
一個1uF～10uF的去耦電容，濾除低頻噪聲；在電路板內的每一個有源器件的電源和地之間放置一個0.01uF～0.1uF的去耦電容（高頻濾波電容），用于濾除高頻噪聲。濾波的目的是要濾除疊加在電源上的交流干擾，但并不是使用的電容容量越大越好，因為實際的電容并不是理想電容，不具備理想電容的所有特性。
去耦電容的選取可按C=1/F計算，其中F為電路頻率，即10MHz取0.1uF，100MHz取0.01uF。一般取0.1~0.01uF均可。
放置在有源器件傍的高頻濾波電容的作用有兩個，其一是濾除沿電源傳導過來的高頻干擾，其二是及時補充器件高速工作時所需的尖峰電流。所以電容的放置位置是需要考慮的。
實際的電容由于存在寄生參數，可等效為串聯在電容上的電阻和電感，將其稱為等效串聯電阻（ESR）和等效串聯電感（ESL）。這樣，實際的電容就是一個串聯諧振電路，其諧振頻率為：
實際的電容在低于Fr的頻率呈現容性，而在高于Fr的頻率上則呈現感性，所以電容更象是一個帶阻濾波器。
10uF的電解電容由于其ESL較大，Fr小于1MHz，對于50Hz這樣的低頻噪聲有較好的濾波效果，對上百兆的高頻開關噪聲則沒有什么作用。
電容的ESR和ESL是由電容的結構和所用的介質決定的，而不是電容量。通過使用更大容量的電容并不能提高抑制高頻干擾的能力，同類型的電容，在低于Fr的頻率下，大容量的比小容量的阻抗小，但如果頻率高于Fr，ESL決定了兩者的阻抗不會有什么區別。
電路板上使用過多的大容量電容對于濾除高頻干擾并沒有什么幫助，特別是使用高頻開關電源供電時。另一個問題是，大容量電容過多，增加了上電及熱插拔電路板時對電源的沖擊，容易引起如電源電壓下跌、電路板接插件打火、電路板內電壓上升慢等問題。
6、時鐘信號的驅動
理想的時鐘信號是一串無限連續的脈沖，除電平要求外，其邊沿應非常陡峭，有些系統還要求時鐘具有50％的占空比。
從EMC的角度來看，理想的時鐘信號是一個輻射源，會產生很強的EMC干擾。在交換機系統中周期性的重復傳輸固定碼（比如54H碼）實際上也會產生EMC干擾并對相鄰信號線產生嚴重干擾。
之所以對時鐘信號進行單獨討論是因為在數字系統中，整個系統的工作都以時鐘信號為參考，時鐘信號的優劣直接關系到系統的工作質量。時鐘信號從時鐘源出發、經過驅動、線路傳輸，最后到達負載端的時候，很難保持其在時鐘源時的模樣。在負載端看到的時鐘信號可能發生上升、下降沿的改變，也可能發生占空比的變化，還可能有到達不同負載的時間發生改變（相位變化）的問題等。
由于時鐘信號的占空比要求，對時鐘信號的驅動需要認真考慮。經過不同系列的器件傳輸時，占空比的變化是不同的。這主要是因為各個系列的器件的轉換電平不同。比如，HC系列器件的轉換電平為其電源電壓的1/2，基本上在VIH/2；F系列等雙極型器件的轉換電平為1.4V，并不在VIH/2處。但對于3.3V系列的雙極型器件而言，1.4V的轉換電壓基本位于VIH/2處。
如下圖是對信號相關參數的定義：
其中：VT表示信號的開關門限電平，從4.8節集成電路的表中可以得知，不同系列集成電路其開關門限電平各不相同?？梢钥闯?，如果輸入信號的tr、tf足夠小的話，開關門限電平對信號占空比的影響就相應小。
在需要多路時鐘信號的系統中或需要對時鐘進行多級傳輸的系統中采用專用的時鐘驅動器件是比較好的選擇。專用時鐘驅動器件有較固定并且小的傳輸時延、各路輸出間的相位差很小、輸出信號具有較小的tr和tf （≤2ns-49FCT3805），并且其輸入僅為一個負載。而使用普通邏輯器件作為時鐘驅動來使用存在傳輸時延變化大、各輸出間相位差大等缺點。
為保證時鐘到達不同負載的相位相同，僅采用專用時鐘驅動器件還不夠，還要考慮匹配、線長、負載等因素?？梢圆扇∫韵乱恍┐胧﹣砜刂疲?/div>
1、注意驅動器的傳輸延遲；
2、在時鐘的傳輸路徑上使用相同的驅動器；
3、平衡各路徑的線路延遲；
4、使用相同的線路匹配方法；
5、平衡各路徑的負載，有時可能需要在負載處增加電容來達到。
為減小時鐘信號的EMC，應在電路設計或PCB布板時采取以下措施：
1、設計獨立的電源、地平面；
2、減小時鐘線與電源或地的距離；
3、使用小封裝器件；
4、減小時鐘驅動器的tr/tf;
5、使用差分傳輸方式；
6、使用低壓傳輸如LVDS/GTL;
環境因素的考慮
7、靜電防護
抑制靜電干擾可從兩方面入手：避免靜電的產生；切斷靜電放電途徑。主要措施有：
n CMOS器件在使用時應注意防靜電。其一是輸入引腳不能懸空，如果輸
入引腳懸空，在輸入引腳上很容易積累電荷。盡管CMOS器件的輸入端都有保護電路，靜電感應一般不會損壞器件，但很容易使輸入引腳電位處于0～1V之間的過渡區域。這時，反相器的上、下兩個場效應管均會導通，使電路功耗大大增加。其二是設法降低輸入電阻，可以在輸入引腳與電源或地之間接入一個負載電阻（1～10KΩ），為靜電電荷提供泄放通路。三是CMOS器件與長傳輸線連接時，通過TTL緩沖后再與長傳輸線相連。
1、控制環境濕度在45％～65％。靜電地產生與濕度有密切關系，環境越干
燥，越容易產生靜電。
2、機房鋪設防靜電地板。
3、焊接工具應接地。
4、提高結構件地絕緣能力并良好接地
8、熱設計
確定產品的運行環境溫度指標，確定設備內部及關鍵元器件的溫升限值。一般說來，元器件工作時的溫度上升與環境溫度沒有關系，而民用級別的元器件的允許工作溫度大多在70~85℃，為了保證在極限最高環境溫度（50℃左右）下元器件的工作溫度還在其允許溫度范圍內并有相當的冗余度，設備內部及元器件的溫升設計指標定在15℃左右比較合適。在硬件單板設計時，首先應該明確區分易發熱器件和溫度敏感器件（即隨著溫度的變化器件容易發生特性漂移、變形、流液、老化等），布PCB板時要對易發熱器件采取散熱措施，溫度敏感器件要與易發熱器件和散熱器隔開合適的距離，必要時要從系統的角度考慮采取補償措施。系統或子系統通過自然散熱（通風、對流等）措施不能保證設備內部及關鍵元器件溫升限值指標得到保證時，需要采取強迫制冷措施。
9、EMC設計
電磁兼容（EMC）包括電磁干擾（EMI）和電磁敏感度（EMS）兩個方面。電磁兼容是指設備或系統在其電磁環境中能正常工作且不對該環境中任何事物構成不能承受的電磁騷擾的能力。
要提升這種能力，有許多應用課題要解決，如：電磁波的散射、透射、傳輸、孔縫耦合，各種干擾源的機理和特性，各種干擾參數的計算和測試，各種結構的屏蔽效果，各種防護方法、測試方法、標準等等。對應設計的方法也有多種，如：防靜電設計、防雷設計、防地電位升設計等等；一般從以下方面考慮，以保證產品的EMC特性：
1、靜電放電的防護。首先要阻止電流直接進入電子線路，最普通的辦法就是建立完善的屏蔽結構（必要時在外殼與電路之間增加第二層屏蔽層），屏蔽層接到電路的公共接地點上。對內部的電路來說，如果需要與金屬外殼相連時，必須采用單點接地的方式，防止放電電流流過這個電路，造成傷害。
2、屏蔽。采用屏蔽的目的有兩個：一是限制內部的輻射電磁能越過某一區域；二是防止外來的輻射進入某一區域。主要對電場、電磁場、磁場進行屏蔽（現實對磁場的屏蔽更難）。
3、接地。接地的目的一是防電擊，一是去除干擾。接地可分為兩大類，即安全接地與信號接地。接地時應該注意：接地線愈短愈好、接地面應具有高傳導性、切忌雙股電纜分開安裝、低頻宜采用單點接地系統、高頻應采用多點接地系統、去除接地環路；
4、濾波。實際工作中，無法完全做好接地與屏蔽的工作。因此，會采用濾波（將不需要的信號去除）的方式來彌補不足，主要通過濾波電路來實現。在實際使用中，由于設備所產生的雜訊中共模和差模的成分不一樣，所采用的濾波電路也有變化，可適當增加或減少濾波元件。具體電路的調整一般要經過EMI測試后才能有滿意的結果。
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